線幅2µmのRDL基板検査向け高速ラインスキャンソリューション
アドバンストパッケージング工程の外観検査における課題と対策
KGD（Known Good Die）の確保にかかるコストの上昇に伴い、半導体製造の後工程におけるRDL（再配線層）基板検査が重視されるようになっています。また、銅RDLの線幅の微細化（2µm以下）や材料の多様化、多層化に伴う基板の反りは、検査の難易度を大幅に上昇させており、歩留まりの悪化、コストの増大、市場投入の遅延にもつながっています。以下では、これらの問題を解決するため、低コストでありながら、優れた速度を実現するRDL基板検査向けラインスキャンソリューションについて解説します。
最先端のRDL基板の検査要件
アドバンストパッケージングの重要なインターコネクト技術である高密度RDLは、FOWLP（Fan-Out Wafer Level Packaging）、FOPLP（Fan-Out Panel Level Packaging）、2.5D/3Dシリコンインターポーザー、2.5D/3Dガラスインターポーザー、HBM（広帯域メモリー）、チップレットパッケージをはじめ、これまでにない寸法精度と信頼性が求められる用途に広く採用されています。なかでも、現在主流となっている銅RDLは、L/S（線幅/線間隔）＝2/2μm以下まで微細化が進んでいるほか、ファンアウトパッケージングなどの高度なパッケージング工程においては、4～5層またはそれ以上の積層が行われる場合もあります。
しかし、このような多層RDL基板の外観検査（AOI）では、基板の反り、銅めっきのざらつき、高解像度撮影に伴うデータ容量の増大などにより、各層の検査精度にバラつきが発生していました。
RDL基板検査の課題と対策
高速製造ラインにおける2μm以下の微細な構造物の可視化
ナイキストの定理（標本化定理）によると、L/S＝2/2μmのRDLに形成された銅配線を識別するには、0.87µm/pixelの分解能が必要になります。しかし、高倍率撮影を行うと、画質は向上しますが、視野角が狭くなり、スキャン時間も長くなります。
高倍率撮影に代わる方法としては、1画素＝最小検出サイズとしたうえで、グレースケールの色差（ΔDN）に基づいて対象物を検出する1画素検出があります。例えば、ピクセルサイズ3.5µm×3.5µm、倍率1.75倍、物体側分解能2.0µm/pixelであれば、線幅2µmの銅配線を検出できます。さらに、検出サイズとグレースケールの関係性を定量化したうえで、検出しきい値を正しく設定すれば、欠陥と背景を識別することも可能です。
線グラフに示す通り、絞り値f/3.2の場合、最小1.2µmの黒点欠陥（ピンホール）と最小2.0 µmの白点欠陥（アイランド）を検出できます。
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銅めっきのざらつきの低減
多結晶構造の電気銅めっきのざらつきは、高倍率撮影時に欠陥と混同されるおそれがあるため、ビープスプリッター、同軸明視野照明、同軸暗視野照明を組み合わせて撮影を行うとよいでしょう。同軸照明にはレンズが内蔵されており、均一な線状光を安定して照射できます。また、モルフォロジー処理、周波数フィルタリングなどの前処理を実施すれば、高周波数のエッジ部を強調しながら、低～中周波数のざらつきを抑えられます。
ノイズフロア≦3DN、均一性の変化≦2DN、銅めっきのコントラスト≦8DNの場合、アルゴリズムの検出しきい値をΔDN＝10に設定すれば、1.2µmのピンホールと2µmのアイランドを安定して検出できます。また、ざらつきが強い誘電層や半透明の誘電層に対しては、偏光板と同軸照明を組み合わせるか、蛍光照明を使用することで、検出の安定性が向上します。
製造速度を維持したまま、線幅2µmのRDL基板の欠陥を正確に検出する方法とは？
銅めっきのざらつきや基板の反りにかかわらず、画像の解像度と検査速度を両立させながら、各層の検査精度を均一化する方法について解説します。続きを読むには、以下のフォームへご入力ください。