CoWoP 崛起，半導體檢測全面到位
CoWoP 是一種新興的創新系統層級封裝技術，將封裝基板和 PCB 整合為單一結構，讓模組變得更薄、更高頻寛，且散熱性能更佳。為了達到這個目標，整個 PCB 供應鏈都必須達到半導體等級的精準度，因此先進的視覺檢測就變得非常重要。本文將探討半導體檢測技術如何適用於 CoWoP 製造，以及影響其成功的主要視覺檢測挑戰。
不只是電路板：CoWoP 將封裝層級的責任分配給 PCB
從 CoWoS 到 CoWoP
半導體與 PCB 產業再次重新定義其邊界。隨著 CoWoS (Chip-on-Wafer-on-Substrate) 技術日漸成熟，並且驅動今日的 AI 加速器 (例如 NVIDIA 的 H100 和 H200) ，業界的注意力正轉移至下一個重要概念 - CoWoP (Chip-on-Wafer-on-PCB) 。
CoWoP 由 NVIDIA 推廣，有台積電和主要 OSAT 的參與；這種技術移除傳統 ABF 基板，並直接將矽中介層接合至高精度 PCB 上，創造出結合先進封裝與大型面板製造的「封裝即系統」架構。
CoWoP 的優勢
從技術角度來看，CoWoP 有幾項明顯的優勢：
更短的訊號路徑省去了中間的基板，改善了資料延遲和電源完整性。
透過直接散熱器接觸來改善熱管理。
移除 ABF/BT 基板並使用大面積 PCB 製程，可將封裝成本降低 40-50%。
一旦檢驗和製程精確度達到基板等級，高產能 PCB 面板製造便可支援更快速的擴充能力。
CoWoP 需要類似基板的 PCB
然而，這種轉型也提升了 PCB 產業的角色。
在 CoWoP 架構中，PCB 不僅必須提供電氣互連，還必須透過 HDI 或 mSAP/SAP 製程形成精細的重布線層 (RDL)，以確保訊號完整性和電源傳輸。
PCB 已不再是電子產品價值鏈的被動端，它現在面臨的是半導體等級的挑戰：要在 15-20 μm 的線寬/間距之間，建立多達 10 層以上的多層板、支援高頻寬、低延遲和設計彈性，同時還要維持與封裝基板相當的翹曲控制和材料穩定性。
如果 CoWoP 所需的精確度較低，為何會較難檢測？
乍看之下，CoWoP 15-20 µm 的檢測解析度，似乎不如半導體封裝的 1-2 µm 要求那麼高。然而其挑戰卻更大。
看似容易，為何並不簡單
首先是檢測區域大得多。CoWoP 面板尺寸擴大到 450 mm × 450 mm，是 300 mm 晶圓面積的三倍大。
其次，材料堆疊要複雜得多：結合有機基板 (高效能環氧樹脂)、玻璃纖維複合物和交錯金屬層。不均勻的反射率、多變的厚度以及混合的表面，將使高品質成像變得更加困難。
第三，CoWoP 的目標是利用 PCB 生產線的高產量來加速產出。這表示檢測必須具備半導體等級的精確度，且不能成為大量生產的瓶頸。
所以「降低精度」並不會讓檢測作業變得更簡單；反倒會使光學控制更加複雜。
對 AOI 系統供應商的影響
對於 AOI 系統供應商而言，CoWoP 的意義不在於追求更高的解析度，而是將半導體等級成像擴展至更大的視場、更快的製程回饋以及混合材料環境。
在這個意義上，目視檢測往往成為製程能力極限的第一個指標。曾經在生產線末端運作的檢測系統，現在需要整合到製程本身，成為線上、適應性和資料驅動的系統。
傳統 PCB 與類基板 PCB
重新定義精密度
與傳統的 HDI 板相比，CoWoP 中使用的基板型 PCB，在整個 mSAP 製程有更高的精度、更嚴格的材料和翹曲控制要求，還有更多的檢測檢查點。這重塑了 PCB 視覺檢測確保良率的方式。
尺寸 | 主流 PCB (標準 HDI) | 類基板 PCB (CoWoP) |
典型的線寛/間距 | 50 – 100 µm | 15-20 µm（不斷縮小） |
|---|---|---|
微導通孔與焊墊 | ≈ 75–100 µm | 用於 20–30 µm 佈線的微型雷射導通孔與焊墊 |
互連 | 150-500 µm 間距的 BGA/CSP | 40-55 µm 間距的微凸塊； 路徑圖 ≈ 20 µm |
材料/介質 | FR-4/標準 HDI 樹脂； CTE ≈ 15 ppm/°C | ABF/BT 與低 CTE 薄膜； CTE ≈ 9-14 ppm/°C |
翹曲 | > 100 µm | <20 µm |
返工/維修 | 成熟 | 很困難 |
製造流程 | 減成蝕刻； 雷射過孔積層法 | 來自半導體封裝的精細 RDL 步驟 mSAP/ABF |
成本 | 降低積層板與製造成本 | 材料 + 製程成本較高；但可抵銷基板成本 |
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