CoWoP 상용화에 맞춰, 반도체 검사 솔루션 준비 완료
CoWoP는 차세대 시스템 레벨 패키징 기술로, 패키지 기판과 PCB를 하나의 구조로 통합하여 더 얇고, 대역폭이 높으며, 열 성능이 향상된 모듈을 구현합니다. 이를 위해서, PCB 전체 공급망은 반도체 수준의 정확도를 달성해야 하며, 첨단 비전 검사가 필수적입니다. 이 문서에서는 반도체 검사 기술을 CoWoP 제조에 적용하는 방법과 성공을 좌우하는 주요 비전 검사 과제를 살펴봅니다.
회로 기판 그 이상: CoWoP는 PCB에 패키징 수준의 역할을 부여합니다.
CoWoS에서 CoWoP로
반도체 와 PCB 산업의 경계가 다시 한 번 새롭게 정의 되고 있습니다. CoWoS (Chip-on-Wafer-on-Substrate) 기술이 성숙 단계에 접어들면서,NVIDIA H100, H200과 같은 최신 AI 가속기를 구동하는 핵심 기술로 자리 잡으면서, 업계의 관심은 다음 세대 개념인 CoWoP(Chip-on-Wafer-on-PCB)로 이동하고 있다.
NVIDIA를 중심으로, TSMC와 주요 OSAT 업체들이 참여하면서 CoWoP은 기존의 ABF 서브스트레이트를 제거하고 실리콘 인터포저를 고정밀 PCB에 직접 본딩함으로써, 첨단 패키징과 대형 패널 제조를 결합한 ‘패키지-애즈-시스템’ 아키텍처를 구현한다.
CoWoP의 장점
기술적 관점에서, CoWoP는 여러 가지 확실한 장점을 제공합니다:
더 짧아진 신호 경로가 중간 기판 제거로 인해 데이터 지연을 줄이고 전력 무결성을 향상합니다.
히트스프레더와 직접 접촉하여 열 관리 효율이 개선됨.
ABF/BT 기판 제거 및 대형 패널 PCB 공정 적용 시 패키징 비용을 40~50% 절감 가능.
PCB 패널 제조는 검사 및 공정 정밀도가 기판 수준에 도달하면 더 빠른 확장을 지원.
CoWoP는 기판 수준의 PCB를 요구합니다.
하지만 이러한 변화로 PCB 산업의 역할도 커지고 있습니다.
CoWoP 아키텍처에서 PCB는 단순히 전기적 상호 연결을 제공할 뿐만 아니, 신호 무결성과 전력 공급을 보장하기 위해 HDI 또는 mSAP/SAP 공정을 통해 미세 재분배 레이어(RDL)를 형성해야 합니다.
더 이상 전자제품의가치사슬의 수동적인 끝단이 아닌, PCB는 이제 반도체 수준의 과제에 직면하고 있습니다.
15–20 μm 라인/간격으로 10층 이상의 다층 구조를 구현해야 하며, 높은 대역폭과 낮은 지연 시간, 그리고 유연한 설계를 지원하는 동시에 패키징 기판과 동등한 휨 제어 및 소재 안정성을 유지해야 합니다.
CoWoP의 정밀도가 낮으면, 왜 검사는 더 어려운 걸 까요
겉보기에는 CoWoP의 검사 해상도(15–20 µm)가 반도체 패키징의 1–2 µm 수준보다 덜 까다로워 보입니다. 그러나 실제로는 훨씬 더 어려운 과제를 안고 있습니다.
겉보기에는 쉬워도, 실제로는 그렇지 않습니다.
첫째, 검사 영역이 훨씬 더 넓어졌습니다. CoWoP 패널 크기가 450mm × 450mm로 확장되어 300mm 웨이퍼 면적의 세 배에 달합니다.
둘째, 소재 적층 구조가 훨씬 복잡합니다. 유리기판(고성능 에폭시), 유리 섬유 복합재, 그리고 금속층의 조합으로 이루어져 있습니다. .고르지 않은 반사율, 다양한 두께, 혼합된 표면은 고품질 이미징을 훨씬 더 어렵게 만듭니다.
셋째, CoWoP는 PCB 생산 라인의 높은 처리량을 활용하여, 생산속도를 높이는 것을 목표로 합니다. 이는 검사 공정이 반도체 수준의 정밀도를 유지하면서도 대량 생산의 병목 현상이 되어서는 안 된다는 것을 의미합니다.
따라서 정밀도가 낮아진다는 것이라고 해서, 정 검사가 더 단순하다는 것을 아닙니다. 오히려 광학 제어를 더욱 다차원적으로 만들어 줍니다.
AOI 시스템 공급업체에 대한 시사점
AOI 시스템 공급 업체에게 CoWoP의 핵심은 더 높은 해상도를 추구하는 데 있지 않습니다. 오히려 반도체급 이미징 품질을 유지하면서도 더 넓은 시야, 더 빠른 공정 피드백, 그리고 다양한 소재 환경에 대응할 수 있도록 확장하는 데 있습니다.
이러한 관점에서 보면, 비전 검사는 종종 공정의 한계와 성능을 가장 먼저 드러내는 지표가 됩니다. 과거에는 라인의 마지막 단계에서 작동하던 검사 시스템이 이제는 공정 내부에 통합되어, 인라인,적응형,데이터 기반의 방식으로 진화해야 합니다.
기존의 PCB와 서브스트레이트급 PCB
정밀도의 재정의
기존 HDI 보드와 비교할 때, CoWoP에 사용되는 기판 수준의 PCB는 훨씬 더 높은 정밀도, 엄격한 소재 및 휨(워페이지) 제어, 그리고 mSAP 공정 전반에 걸친 추가적인 검사 포인트를 요구합니다. 이는 PCB 비전 검사가 수율을 확보하는 방식을 새롭게 바꾸고 있습니다.
치수 | 메인스트림 PCB (표준 HDI) | 서브스트레이트급 PCB(CoWoP) |
표준 라인/간격 | 50– 100 µm | 15-20 µm(축소 되는 추세) |
|---|---|---|
마이크로비아 & 패드 | ≈ 75-100 µm | 20-30µm 배선용 & 소형 레이저 비아패드 |
인터커넥트 | 150-500 µm 피치의 BGA/CSP | 40-55 µm 피치의 마이크로 범프; 로드맵 ≈ 20µm |
원료 / 유전체 | FR-4/표준 HDI용 수지; CTE ≈ 15ppm/°C | ABF/BT & 로우-CTE 필름; CTE ≈ 9-14ppm/°C |
뒤틀림 | > 100 µm | < 20 µm |
재작업/수리 | 안정화 | 매우 어려움 |
제조 흐름 | Subtractive etch; 레이저를 통한 빌드업 | 반도체 패키징 공정의 정밀 RDL 단계를 적용한 mSAP / ABF 공정 |
비용 | 적층 기판 & 공정 비용 절감 | 재료 + 공정 비용은 더 높지만, 기판 비용 절감으로 상쇄가 가능합니다. |
CoWoP에 대응하려면 검사 시스템이 어떤 요건을 갖춰야 할까요?
미세 패턴 검사, 대형 패널에서의 안정성, 인라인 공정 제어 등 주요 비전 과제들을 살펴보고, 반도체 분야에서 검증된 이미징 기술로 이러한 과제들을 어떻게 해결할 수 있는지 알아보세요.계속 읽으려면 양식을 작성해 주세요.