CoWoP 상용화에 맞춰, 반도체 검사 솔루션 준비 완료
CoWoP는 차세대 시스템 레벨 패키징 기술로, 패키지 기판과 PCB를 하나의 구조로 통합하여 더 얇고, 대역폭이 높으며, 열 성능이 향상된 모듈을 구현합니다. 이를 위해서, PCB 전체 공급망은 반도체 수준의 정확도를 달성해야 하며, 첨단 비전 검사가 필수적입니다. 이 문서에서는 반도체 검사 기술을 CoWoP 제조에 적용하는 방법과 성공을 좌우하는 주요 비전 검사 과제를 살펴봅니다.
회로 기판 그 이상: CoWoP는 PCB에 패키징 수준의 역할을 부여합니다.
CoWoS에서 CoWoP로
반도체 와 PCB 산업의 경계가 다시 한 번 새롭게 정의 되고 있습니다. CoWoS (Chip-on-Wafer-on-Substrate) 기술이 성숙 단계에 접어들면서,NVIDIA H100, H200과 같은 최신 AI 가속기를 구동하는 핵심 기술로 자리 잡으면서, 업계의 관심은 다음 세대 개념인 CoWoP(Chip-on-Wafer-on-PCB)로 이동하고 있다.
NVIDIA를 중심으로, TSMC와 주요 OSAT 업체들이 참여하면서 CoWoP은 기존의 ABF 서브스트레이트를 제거하고 실리콘 인터포저를 고정밀 PCB에 직접 본딩함으로써, 첨단 패키징과 대형 패널 제조를 결합한 ‘패키지-애즈-시스템’ 아키텍처를 구현한다.
CoWoP의 장점
기술적 관점에서, CoWoP는 여러 가지 확실한 장점을 제공합니다:
더 짧아진 신호 경로가 중간 기판 제거로 인해 데이터 지연을 줄이고 전력 무결성을 향상합니다.
히트스프레더와 직접 접촉하여 열 관리 효율이 개선됨.
ABF/BT 기판 제거 및 대형 패널 PCB 공정 적용 시 패키징 비용을 40~50% 절감 가능.
PCB 패널 제조는 검사 및 공정 정밀도가 기판 수준에 도달하면 더 빠른 확장을 지원.
CoWoP는 기판 수준의 PCB를 요구합니다.
하지만 이러한 변화로 PCB 산업의 역할도 커지고 있습니다.
CoWoP 아키텍처에서 PCB는 단순히 전기적 상호 연결을 제공할 뿐만 아니, 신호 무결성과 전력 공급을 보장하기 위해 HDI 또는 mSAP/SAP 공정을 통해 미세 재분배 레이어(RDL)를 형성해야 합니다.
더 이상 전자제품의가치사슬의 수동적인 끝단이 아닌, PCB는 이제 반도체 수준의 과제에 직면하고 있습니다.
15–20 μm 라인/간격으로 10층 이상의 다층 구조를 구현해야 하며, 높은 대역폭과 낮은 지연 시간, 그리고 유연한 설계를 지원하는 동시에 패키징 기판과 동등한 휨 제어 및 소재 안정성을 유지해야 합니다.
CoWoP의 정밀도가 낮으면, 왜 검사는 더 어려운 걸 까요
겉보기에는 CoWoP의 검사 해상도(15–20 µm)가 반도체 패키징의 1–2 µm 수준보다 덜 까다로워 보입니다. 그러나 실제로는 훨씬 더 어려운 과제를 안고 있습니다. <
기판을 제거하면 PCB가 패키지가 되고 모든 것이 달라집니다. CoWoP는 정밀도 부담을 다운스트림으로 이동시킵니다. 과거에는 기판 제조에서 처리하던 작업이 이제는 PCB 공정과 검사 안정성에 따라 달라집니다. 수율은 더 이상 한 단계가 아니라 비전 시스템이 수십 개의 빌드업 레이어에 걸쳐 공정 제어를 얼마나 잘 유지할 수 있는지에 따라 정의됩니다.
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